虽然在理论上，高阻抗会降低相同电压摆幅的功耗，但在实践中存在几个重要问题。

1) 决定信噪比的是信号的功率，而不是电压。如果您必须摆动整个导轨，那么您将通过增加阻抗来获胜。但是，如果您发射特定的功率，那么低阻抗就不是什么大问题，只需减少摆动即可。

2) 在电路板上获得超过 100 欧姆的阻抗在物理上是不切实际的。信号导体需要变得难以制造，到接地平面的空间非常大。阻抗与间距与中心的对数比率一样，因此您很快就会失去改进。

我们喜欢一个相当多肉的中心导体还有其他原因，以及晶圆厂能够制造它。铜损与导体表面积成反比（所有射频都在表面流动），实际上 75 欧姆是最低损耗几何形状（这就是它用于接收天线馈电的原因）。最高功率处理几何约为 35 欧姆，取决于加热和表面电场。这两个数字就是为什么选择 50 欧姆作为测试设备的“标准”阻抗这两个竞争标准之间的折衷。

3) 在高速检测器中，输入阻抗是一个关键参数。使用较低阻抗的线更容易处理，与您无法在板上制作高 Z 线的几何原因大致相同，您无法真正制作高 Z 线接收器 IC。

该终端电阻关闭了两条差分信号线之间的电流环路，并产生相当大的功率损耗，因此需要低电压幅度来降低功耗。

我认为这里对传输线的工作方式存在误解。接收端终止的目的是耗散所有功率，以避免被反射。

可以这样想：有一个“脉冲”沿着这条线传播。这个脉冲体现了一定的能量。在此过程中，部分能量因传输线的不理想而耗散。在接收端，脉冲必须具有足够的幅度才能与噪声区分开来。从那里向后工作可以为您提供必须投入脉冲“发射”的能量，以确保它干净地到达。

如果接收器不是阻抗匹配的，一些信号会反射，这会恶化您的信号检测问题。

如果这听起来像是无线电 SNR 的要求，那么有一个很好的理由：传输线与无线电波非常相似，无线电波（大部分）包含在电线中而不是波导中，或者允许辐射到自由空间。

降低能源需求的解决方案类似：

• 改善信噪比：改善传输线的屏蔽并减少其与噪声源的耦合
• 提高信号辨别能力：更好的信道编码方案，更灵敏的接收器
• 减少路径损耗：改善传输线的屏蔽并减少其与外部损耗的耦合
• 降低传输线的欧姆电阻
• 减少余量：与其选择保证在不利环境下工作的功率水平，不如将发射机“训练”到最低可靠功率水平。目前最广泛使用的有线接口与任何类型的训练都是用于 DRAM，但在无线接口中更为常见。

好吧，您可以降低功耗，至少在接口中，但这会带来很多其他问题。

在印刷线路板上，更高的阻抗意味着更窄的线宽和更大的层间距。更窄的线宽会对制造良率产生负面影响，层间间距越大意味着材料越多，电路板越厚。这两者都推高了 PWB 成本。即使有这些英雄事迹，也很难使单端阻抗远高于 60 或 70 欧姆，假设层间约 5.6 密耳，这对于我们的设计来说是典型的 - 0.134" 总板厚度和 24 层。

还有一个问题是，大多数高速测试设备都是围绕 50 ohm 特性阻抗设计的，这会使在非 50 ohm 阻抗的接口上进行测量变得复杂。

虽然其他答案已经解决了您的问题，但您所做的假设不一定正确：

传输线必须以与传输线本身相同的阻抗端接，以获得阻抗匹配并避免高阻抗端点处的反射。

碰巧，这称为并行终止。如果您熟悉 EE 的术语，这应该会立即引发关于“为什么是并行？有没有串联终止之类的东西？”的猜测。而且，是的，弗吉尼亚，有这样的事情。

如果源通过与线路阻抗相等的串联阻抗耦合到传输线上，而接收端具有相对于线路阻抗的高阻抗，则接收端会产生反射。然而，反射将 (a) 非常小，并且 (b) 在到达源时将被吸收，因为匹配阻抗充当了并联终端。

那么，如果它这么好，为什么不更多地使用它呢？传统上，最大的问题是逻辑器件在高输出和低输出时具有不同的输出阻抗。这使得简单的匹配变得不可能。

非常高质量的传输设置使用串联和并联传输来最大程度地抑制反射，同时接受这意味着的保证 3 dB 功率损耗。