如何将我的 VHDL 源代码的内部信号带到我的测试平台,以便我可以将它们视为波形?我使用有源 HDL。我想知道是否有任何工具独立的方法可以实现我的目标。任何帮助表示赞赏。  
 
我现在得到这个错误。
我的源代码是
entity SPI_DAC is
    Port ( 
    -- inputs and oututs
    )
end SPI_DAC;
architecture Behavioral of SPI_DAC is 
    --These are my internal signals 
    signal ch1_byte_data_sent       : STD_LOGIC_VECTOR(23 downto 0)     := x"000000"; 
    signal ch1_byte_cmd_sent        : STD_LOGIC_VECTOR(23 downto 0)     := x"000000";
    --and a few other signals
begin 
    --functionality 
end Behavioral;
我的测试台代码是
entity tb_spi_dac is
end tb_spi_dac;
architecture behavioral of tb_spi_dac is
    component spi_dac
    port(
    --declaration, inputs and outputs
    );
    end component;
begin
    uut: spi_dac port map(
    --map ports
    );
    --stimulus process
end;
